上周四，韩国半导体巨头三星宣布，其下一代 2.5D 封装技术 I-Cube4 即将上市，该技术提升了逻辑器件和内存之间的通信效率，集成 1 颗逻辑芯片和 4 颗高带宽内存（HBM）。
另外，该技术还在保持性能的前提下，将中介层（Interposer）做得比纸还薄，厚度仅有 100μm，节省了芯片空间。
加拿大电气工程技术专家阿德里安・吉本斯（Adrian Gibbons）对 I-Cube4 作了较为详细的解读。
在过去的几年中，高性能计算（HPC）领域的需求一直在稳定增长，ML（机器学习）在 5G 边缘的应用更是加大了这一需求。
过去的几年，在 3D NAND 等器件中，2.5D 和 3D 芯片堆叠正在逐步取代传统 IC 封装设计。
据阿德里安介绍，相比传统的封装技术，2.5D 封装技术具备三项关键优势，分别是较低的芯片空间（footprint efficiency）、优秀的热管理和更快的运行速度。
当下，在超算、数据中心等领域，CPU、GPU 的内核数量不断增加，热管理的难度也在不断提升。
三星的新型 I-Cube4 封装技术包含 4 个 HBM 和 1 个逻辑芯片，通过异构集成，提升了逻辑和内存之间的访问速度与电源效率，并能够应用于高性能计算、AI、5G、云等多种应用。
▲ 中介层可堆叠实现高带宽内存接口（来源：Bo Pu）
中介层是多个芯片模块或电路板传递电信号的管道，也是插口或接头之间的电信号接口。
一般来说，随着芯片复杂度的提升，硅底中介层也会越来越厚，但 I-Cube4 的中介层厚度仅有 100μm，提升了产品性能。
据阿德里安介绍，I-Cube4 的 2.5D 封装技术降低了空间占用和功率损耗，也使互连较小，加强了产品的热管理。
另外，HBM 信道中的电信号完整性也是一个关键参数。通过将基准眼图掩模应用到电信号的眼图（Eye masks）上，可确定实际电路的传输质量，是评估信号完整度的最佳方式之一。
所以三星的研究人员采用该方法比较了两种不同的图层拓扑（layer topologies），以评估最佳性能，还将两种不同结构下的走线（trace）宽度和各走线之间的距离进行了比较。
▲ 眼图的 6 毫米走线（左）和 9 毫米走线（右）（来源：Bo Pu）
通过研究，三星研究人员发现，两种结构在 3µm 处的性能相似，是其走线之间最小距离的 3 倍，遵循被称为 3W 的布线原则。这是因为在 PCB 设计中，走线之间会产生干扰，应保证线间距足够大。当线中心间距不少于 3 倍线宽时，则可保持 70% 的电场不互相干扰，这种布线规则称为 3W 原则。
最后，三星还针对 I-Cube4 开发了无模具架构（mold-free structure），通过预筛选测试，在制造过程中找出缺陷产品，从而有效地提升成品率。另外，这也减少了封装步骤，节省了成本并缩短了周转时间。
不过阿德里安提到，I-Cube4 为了获得高计算性能，需要 HBM 尽可能地接近逻辑芯片，这也造成了寄生参数（parasitic parameter）的出现。
虽然寄生参数一般出现在 PCB 板的设计中，主要产生的原因是电路板和器件自身引入的电阻、电容、电感等互相干扰，但这一问题也会出现在晶圆层面上。这些寄生参数会影响产品的性能，使其无法达到设计数值。
此外，过薄的中介层也容易出现弯曲或翘起等现象。据三星官网介绍，三星的研究人员通过选择合适的中介层材料与厚度，解决了这一问题。
三星代工部门市场战略高级副总裁 Moonsoo Kang 认为，I-Cube4 的开发对三星的客户至关重要。他说：“随着高性能计算的爆炸式增长，提供一种具有异构集成技术的整体封装解决方案至关重要，I-Cube4 提高了芯片的整体性能和电源效率。”
▲ I-Cube4 封装结构渲染图（来源：三星）
封装技术作为芯片制造的最后一道工序，既可以防止空气中的杂质腐蚀芯片电路，也是芯片与外部电路的桥梁，直接影响着芯片散热等性能。
一方面，存储带宽较低，存储与逻辑芯片之间存在一堵“内存墙”；另一方面，高性能处理器的结构越来越复杂，生产效率较低。
为了解决这些问题，台积电、英特尔、三星等芯片巨头都在加速对封装技术的部署，三星本次推出的 I-Cube4 意味着其封装技术的再一次进步，可以提升三星代工业务的芯片良品率、降低封装成本，或将从整体上提升其晶圆代工业务的竞争力。
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