晶体管在3nm达到临界点

十多年来，半导体行业正在对一种新的晶体管类型进行首次重大改变，朝着称为环栅 (GAA) FET 的下一代结构迈进。

尽管 GAA 晶体管尚未出货，但许多行业专家想知道这项技术将交付多长时间 - 以及将从那里接管的新架构。根据各种路线图，除非出现重大延误，否则今天的 GAA 结构应该在产品的三个技术节点耗尽之前执行和扩展。

除此之外，业界正在评估几种晶体管候选者，但每一个都存在技术差距。即使是开发一种候选产品以成功将 CMOS FET 延长十年，也需要大量资源和创新。

不过，从短期来看，该行业有一条向性能最高的芯片迁移的明确路径。传统上，为了推进新芯片，IC 供应商会开发一种片上系统 (SoC)，然后在每一代设备上塞入更多晶体管。晶体管是芯片中的关键组成部分，其作用类似于设备中的开关。

这个公式称为芯片缩放，只要业界能够开发出新的更快的晶体管，这些晶体管消耗相同或更低的功率，每个芯片的成本大致相同。自 2011 年以来，供应商一直在销售基于一种先进晶体管类型的芯片——finFET。然而，finFET 将很快接近其极限，这促使 3nm 和/或 2nm 工艺节点需要新技术。（节点是指一代技术的性能规范、工艺技术和设计规则。工艺技术是用于在晶圆厂制造芯片的配方。芯片行业开始将超过 2nm 的节点称为埃节点。）

在 2nm 和3nm，领先的代工厂及其客户最终将迁移到称为纳米片 FET 的 GAA 晶体管类型。GAA FET 以比 finFET 更低的功率提供更高的性能，但它们的设计和制造成本更高。

图 1：平面晶体管、FinFET与GAA FET

工程师们知道，即使是今天的 GAA 设计最终也会遇到性能限制。该行业正在通过评估 2nm 以外的几种未来晶体管类型来提前规划，包括 2D 器件、碳纳米管 FET、CFET、叉板 FET 和垂直传输 FET。到目前为止，关于 2nm 的共识很少。

虽然这些新颖的结构可以提供惊人的电气特性，但它们很难制造。结果，大多数人永远不会从实验室搬到晶圆厂。实际上，业界只能支持一个晶体管候选者。

这不是唯一的考虑。“（我们有）新的晶体管架构，”英特尔高级总监兼首席工程师林忠勋在最近的 IEDM 会议上发表演讲时说。“除了晶体管方面的技术外，还涉及到新的架构，例如新的电力输送系统。此外，还有包装，它很受欢迎且很重要。”

事实上，小芯片是一种先进的封装形式，由于多种原因引起了轰动。使用小芯片，裸片设计被分解成更小的裸片，一旦制造和分割，它们就会重新聚合成一个先进的封装。小芯片方法加快了上市时间，提高了产量，并可能降低了成本。随着间距缩放变得更加困难和昂贵，堆叠小芯片设计成为特定高性能应用的引人注目的解决方案。

总而言之，优化从晶体管到系统的性能的整体方法对于保持行业的性能步伐变得必要。

图 2：从 nm 到 ? 的逻辑缩放路线图，来源：Imec

晶体管问题

几十年来，IC 行业遵循相同的基本公式。每隔 18 到 24 个月，芯片制造商就会推出一种晶体管密度更高的新工艺技术，从而降低每个晶体管的成本。在每个节点上，芯片制造商将晶体管规格扩大了 0.7 倍，使业界能够以相同的功率提供 40% 的性能提升和 50% 的面积减少。芯片缩放为我们的大多数新电子产品提供燃料，这些产品以更少的能量以更高的速度执行越来越多的功能。

使用平面晶体管，半导体行业在每个技术节点使用先进的光刻工具和其他工艺增强技术推进了各种工艺节点。然后在 2011 年左右，当平面晶体管遭受短沟道效应时，该行业在 20nm 技术上遇到了障碍。“例如，即使本应关闭流量，电流也可能在源极和漏极之间泄漏，”Lam Research 大学项目主任 Nerissa Draeger 说。

平面晶体管仍针对 22nm 及以上的芯片进行了优化，但该行业需要一种新的解决方案。英特尔于 2011 年开始在 22nm 节点制造 finFET 晶体管。代工厂后来转移到 16nm/14nm 的 finFET。

FinFET 与平面晶体管相比具有几个优点。“与以前的平面晶体管相比，由栅极在三个侧面接触的鳍片可以更好地控制鳍片内形成的通道，”Draeger 说。

在晶圆厂中使用各种工艺步骤，芯片制造商已将 finFET 缩小并扩展到 7nm 和 5nm，从而实现新的高性能芯片。

然而，许多芯片不需要 finFET。数字芯片以及模拟、射频和其他设备仍然使用平面晶体管。他们都在蓬勃发展。例如，28nm 平面产品仍然是按节点计算的最大市场之一。

例如，联华电子在最近一个季度的 28nm 技术收入增长了 75%。“75% 的收入同比增长反映了与 5G、物联网和汽车相关的强劲芯片需求，”联电联席总裁 Jason Wang 表示。

与此同时，在前沿，芯片微缩面临着特殊的挑战。在 7nm 及以下，静态泄漏已成为问题，功率和性能优势开始减弱。目前，性能提升在 15% 到 20% 的范围内。

当 finFET 的鳍宽达到 5nm（在 3nm 节点附近）时，接触多晶硅间距 (CPP) 达到大约 45nm 的极限，金属间距为 22nm。CPP 是分隔相邻栅极触点中心的距离。

尽管如此，该行业仍需要 5nm 以上的更快芯片。D2S 首席执行官 Aki Fujimura 表示：“即使现在，我们也可以使用 10 倍以上的计算能力。” “天气预报、比特币挖矿或深度学习等重度模拟正在推动对 3nm 及以上技术的需求。幸运的是，我们将继续扩大规模，尽管摩尔定律正在发生变化。”

即将推出：GAA FET、chiplets

如今，英特尔、三星和台积电正在开发 3nm 工艺，并且有几家公司正在使用该技术开发芯片。

这是一项昂贵的努力。“设计 28nm 芯片的平均成本为 4000 万美元，”IBS 首席执行官 Handel Jones 说。“相比之下，设计 7nm 芯片的成本为 2.17 亿美元，设计 5nm 器件的成本为 4.16 亿美元。3nm 设计将耗资高达 5.9 亿美元。”

此外，代工客户在 3nm 面临着艰难的选择。与以前的节点不同，芯片制造商遵循相同的晶体管路径，代工供应商正在开发不同的 3nm 技术。三星计划从 5nm 节点的 finFET 迁移到 3nm 节点的 GAA。相比之下，英特尔和台积电计划在 3nm 扩展 finFET，然后在 2nm 转移到 GAA。

三星和台积电已宣布打算在 2022 年下半年扩大其 3nm 工艺，这比预期的稍晚。“两家公司在 3nm 方面都有一些延迟，”Gartner 分析师 Samuel Wang 说。“3nm 的斜坡将比之前的节点花费更长的时间。”

尽管如此，每家公司都有不同的理念。例如，通过将 finFET 扩展到 3nm，台积电表示其客户可以开发 3nm 设计，而无需迁移到新的晶体管类型，从而降低风险。

台积电的 5nm 和 3nm 工艺都是基于 finFET，但它们是不同的。台积电的 3nm 是其 5nm 平台的全尺寸版本，但复杂度更高。

相比之下，三星希望在 GAA 时代的竞争中获得一席之地。该公司宣布将在 2022 年推出 3nm GAA 的早期版本，而其“性能版本”将在 2023 年出货。

这将使三星在竞争中领先。“台积电最有可能拥有基于GAA的2nm，目标是在2025年生产。英特尔的20A工艺，即2nm，是GAA。计划于2024年发射，”王说。

所有领先的芯片制造商都在开发一种流行的 GAA 晶体管——纳米片 FET（英特尔称其为 RibbonFET。）纳米片 FET 是一种旋转 90 度的 finFET，从而形成水平堆叠的鳍片，其间有垂直栅极材料每个鳍。每个鳍片都像一张纸，是一个通道。

从表面上看，3nm finFET 和纳米片之间的微缩优势似乎很小。根据分析师的估计，两者都提供具有 22nm 金属间距的 48nm CPP。

尽管如此，纳米片结构仍具有显着优势。“Gate-all-around 或 GAA 晶体管是一种改进的晶体管结构，其中栅极从四面八方接触沟道并实现持续缩放，”Lam 的 Draeger 解释说。“这提供了相对于 finFET 改进的通道控制。”

相比之下，使用 finFET，器件的宽度是量化的。在纳米片中，设计师可以改变片的宽度。更宽的板材提供更多的驱动电流和性能。较窄的纳米片具有较小的驱动电流，但占用的面积较小。

纳米片的一个缺点是由于硅基沟道中的空穴迁移率低而导致 pFET 性能低下。

IBM 在 IEDM 上描述了该问题的一种解决方案，即使用压缩应变硅锗 (SiGe) 沟道材料的 pFET。IBM 高级工程经理 Ruqiang Bao 表示：“纳米片 pFET SiGe 通道比硅通道提供了 40% 的迁移率增加和 10% 的性能增益，同时降低了阈值电压 (Vt) 并改善了负偏置温度不稳定性 (NBTI)。.

制造纳米片 FET 提出了重大挑战。在流程中，外延工具在衬底上沉积超薄、交替的 SiGe 和硅层，形成超晶格结构。这种结构可能具有三层、五层或更多层的每种材料。

微小的垂直鳍在超晶格结构中被图案化和蚀刻。然后，形成内间隔物。在间隔蚀刻中，超晶格结构中的 SiGe 层的外部部分被凹陷，然后用介电材料填充。

接下来，形成源极/漏极。然后，去除超晶格结构中的 SiGe 层，留下构成通道的硅基层或片。最后，通过沉积高k电介质和金属栅极材料形成栅极。

每一步都是一个挑战。与所有工艺一样，目标是开发没有缺陷的芯片。这需要在晶圆厂中采用完善的工艺控制策略。

“较小节点的过程控制挑战更大，”Brewer Science 质量材料总监 Julie Ply 说。“这里有几个原因：1）必须不断降低检测限以检测较小节点中的有意义的信号；2) 过程信号可能需要进一步细化和减少，以提供更高水平的控制；3) 较小节点材料的价值通常会增加，这使得早期检测和纠正比以往任何时候都更重要，以减轻潜在损失。”

在 3nm 及以后，该行业将需要新的创新和晶圆厂设备。其中有：

极紫外 (EUV) 光刻。使用 13.5nm 波长，EUV 已被用于在 7nm 和 5nm 处对微小特征进行图案化。下一代版本 High-NA EUV 正在研发中，需要对 3nm 以上的更精细特征进行图案化。

原子级处理。需要原子层沉积 (ALD) 以及下一代蚀刻技术来沉积和蚀刻结构中的材料。

检验和计量。需要新的方法来寻找缺陷并对其进行测量。

图 3：堆叠纳米片 FET 的工艺流程。

资料来源：Leti/Semiconductor Engineering

晶体管制造只是 3nm 系统解决方案的一部分。芯片设计至关重要。片上互连、组装和封装必须将对器件和系统性能的影响降至最低。

有一些行之有效的提高系统带宽的策略。例如，在许多系统中，处理器、DRAM 和其他设备都放置在板上。数据在处理器和内存之间不断移动，但有时这种交换会导致延迟和功耗增加。先进的封装允许将内存和处理器放置得更近，从而增加带宽。

同时，对于小芯片，该设计使用更小的裸片和/或 IP 块，并且是从头开始开发的。然后，包装公司或 IDM 重新聚合这些部件并将它们组装到一个包装中。与 SoC 不同，基于小芯片的设计本质上是一个系统级封装。AMD、英特尔和 Marvell 已经发布了基于小芯片的产品。

尽管如此，这种异构集成仍需要大量资源。在基于小芯片的设计中，芯片使用总线连接，每个芯片上都有一个接口。今天的设计使用专有的总线和接口，但正在开发开放的总线和接口。

“在所有这些方案中，数据通过控制数据流的接口电路传递。这包括添加控制信号、数据的序列化和反序列化、数据调节和数据纠错。这些接口电路不可避免地会增加信号的延迟，”Imec 高级研究员兼研发副总裁 Eric Beyne 说。

在 IEDM，Imec 提出了解决该问题的方案——3D SoC。在一个示例中，Imec 设计了一种具有 256 个内核的 3D 设计。但先进的设计能力是必要的。“这需要能够同时处理两种设计的专用 EDA 工具，在布局布线期间使用自动化工具进行系统分区和 3D 关键路径优化，这将小芯片提升到一个新的水平，”Imec 首席科学家 Dragomir Milojevic 说。

未来选择

Chiplet 技术继续发展，而晶体管扩展速度放缓。根据国际设备和系统路线图 (IRDS)，除非有任何延迟，否则纳米片 FET 预计将在三个技术世代中表现良好，从 2022 年的 3nm 节点到 2025 年的 2nm 和 2028 年的 1.5nm。

在 IEDM 的一篇论文中，TEL 概述了纳米片的一种可能的缩放路径。据 TEL 称，第一代纳米片 FET 可以由三个纳米片组成，每个纳米片宽 30nm。该器件采用 48nm CPP 和 22nm 金属间距。

然后，通过将器件缩放到 0.73X，第二代 4 片 FET 可以由 =>46nm CPP 和 =>18nm 金属间距组成，该公司表示。第三代设备可以将这些尺寸放大 0.78 倍。

据 IRDS 称，到 2031 年，纳米片 FET 可能不再以低功耗和低成本提供预期的性能。该路线图预计将转向新的晶体管——1nm 节点周围的互补 FET (CFET)。

Imec 的路线图讲述了一个稍微不同的故事。该研究所计划将纳米片扩展到 2027 年，然后引入叉片 FET。然后，CFET 将在 2029 年左右出现。

通过设计和工艺优化，纳米片的扩展时间可能比预期的要长，从而消除了对叉片、CFET 或其他候选材料的需求。事实上，纳米片 FET 可能是最后一种晶体管类型。

尽管如此，叉板和 CFET 显示出巨大的潜力。这两种技术都不同于现有的 GAA，后者对 nFET 和 pFET 使用不同的器件。

Imec 研究人员是 forksheet FET 背后的创新者，它在一个设备上具有两个彼此相邻的纳米片 FET。一个纳米片 FET（三片）由 pFET 组成，而另一个纳米片（三片）由 nFET 组成。介电壁将 nFET 与 pFET 隔离开来。

“您可以在标准单元中扩展 NMOS 器件和 PMOS 器件之间的 n 到 p 空间，以创建更大的有源器件宽度，”Imec CMOS 技术高级副总裁 Sri Samavedam 说。“与纳米片相比，它在相同的占位面积内为您提供了更大的有效宽度，而且它还具有更低的寄生电容，与纳米片相比，它具有约 10% 的性能优势。”

在晶圆厂中，叉片的制造方式与纳米片非常相似，但有一个很大的不同。两个纳米片 FET 彼此相邻制造。然后，在两个结构之间沉积氮化硅（SiN）材料，形成隔离区。

CFET 就像一个 3D 堆叠逻辑器件。在 CFET 中，您可能有六个纳米片，它们垂直堆叠在同一个器件上。前三个纳米片 FET 是 pFET，而后三个是 nFET。

TEL 的高级技术专家 Lars Liebmann 在 IEDM 的一篇论文中说：“通过垂直堆叠而不是横向放置它们，CFET 消除了这种缩放障碍，并被视为成功纳米片的有力竞争者。”

最近，英特尔发表了一篇关于 CFET 的论文，该 CFET 具有 13nm 宽的薄片和每个薄片之间的 9nm 间距。“该方法将出色的静电与显着减小单元尺寸的途径相结合，”英特尔的 CY Huang 说。

CFET 有两种不同的工艺流程，单片式和顺序式。两者都很复杂，而且并非所有的流程和工具今天都可以在商业上买到。开发它们需要大量资金。

单片方法涉及更复杂的 CMOS 流程。“单片 CFET 方法是指在同一晶片上构建 NMOS 和 PMOS 器件，”Imec 的 Samavedam 说。“两种器件的有源区和栅极都是自对准的。该流程需要几个高纵横比处理步骤，如沉积和蚀刻。这需要发展。”

在顺序方法中，NMOS 和 PMOS 晶体管在单独的晶片上进行处理，然后进行键合。“通过顺序 CFET 方法，NMOS 和 PMOS 器件可以在单独的晶片上形成，这样它们就可以单独优化，就像具有不同的通道材料或衬底方向一样，”Samavedam 说。“挑战在于有源区域和栅极不是自对准的。它需要高精度的顶部和底部晶圆对齐和键合，以及连接顶部和底部器件栅极的新颖集成。由于每个器件都是单独构建的，因此顺序 CFET 还需要更多的处理步骤。”

遥远的未来选择

多年来，业界一直在研究二维材料 FET。这些设备仍处于研发阶段，只要它们实现商业可行性，它们可能会在 2030 年之后出现。

2D FET 类似于纳米片 FET。最大的不同是通道基于过渡金属二硫属化物 (TMD) 材料，例如硫化钼 (MoS 2 )、硒化钨 (WSe 2 ) 和其他材料。TMD 可实现更薄的通道以实现栅极长度缩放以及高通道迁移率。

在 IEDM 上，英特尔描述了各种 2D FET，包括具有 5nm 栅极长度的纳米带 FET。在另一个示例中，英特尔描述了使用 WSe 2薄膜实现 141mV/dec 亚阈值摆动的 PMOS 器件。

Imec 的 Samavedam 谈到了 2D FET 面临的挑战。“这些材料仍有许多基本材料问题需要解决，例如减少缺陷、可变性、提高沟道迁移率、形成低电阻接触、掺杂和形成缩放的栅极电介质。”

其他技术也在研发中，包括碳纳米管 FET。在这些设备中，微小的纳米管构成了通道。与此同时，IBM 和三星最近描述了垂直 FET，其中栅极环绕垂直对齐的源极和漏极。两家公司表示，由于这种 FET 中没有晶体管电流横向流动，因此晶体管密度和性能大幅提高。

结论

包括纳米片 FET、2D-FET 和其他结构在内的先进晶体管结构令人着迷。除了今天尚未发货的 GAA FET 之外，CFET 似乎正在获得动力，但这可能会改变。

可以肯定地说，虽然大多数研发架构不会在商业上实施，但现在是开发和选择 10 年内最适合使用的架构的时候了。最好的晶体管不仅仅是提供终极设备性能的晶体管。它还必须证明具有生产价值和成本效益。

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